Es requereixen centenars de processos per convertir ahòstiaen un semiconductor. Un dels processos més importants ésgravat- és a dir, tallar patrons de circuits fins alhòstia. L'èxit de lagravatEl procés depèn de la gestió de diverses variables dins d'un rang de distribució establert, i cada equip de gravat ha d'estar preparat per funcionar en condicions òptimes. Els nostres enginyers de processos de gravat utilitzen una tecnologia de fabricació excel·lent per completar aquest procés detallat.
SK Hynix News Center va entrevistar membres dels equips tècnics d'Icheon DRAM Front Etch, Middle Etch i End Etch per obtenir més informació sobre el seu treball.
Etch: Un viatge cap a la millora de la productivitat
En la fabricació de semiconductors, el gravat es refereix a tallar patrons en pel·lícules primes. Els patrons es ruixen amb plasma per formar l'esquema final de cada pas del procés. El seu objectiu principal és presentar perfectament patrons precisos segons el disseny i mantenir uns resultats uniformes en totes les condicions.
Si es produeixen problemes en el procés de deposició o fotolitografia, es poden resoldre mitjançant la tecnologia de gravat selectiu (Etch). Tanmateix, si alguna cosa va malament durant el procés de gravat, la situació no es pot revertir. Això es deu al fet que no es pot omplir el mateix material a la zona gravada. Per tant, en el procés de fabricació de semiconductors, el gravat és crucial per determinar el rendiment global i la qualitat del producte.
El procés de gravat inclou vuit passos: ISO, BG, BLC, GBL, SNC, M0, SN i MLM.
Primer, l'etapa ISO (aïllament) grava (Etch) silici (Si) a l'hòstia per crear l'àrea de la cèl·lula activa. L'etapa BG (Buried Gate) forma la línia d'adreça de fila (Word Line) 1 i la porta per crear un canal electrònic. A continuació, l'etapa BLC (Bit Line Contact) crea la connexió entre l'ISO i la línia d'adreça de la columna (Bit Line) 2 a l'àrea de la cel·la. L'etapa GBL (Peri Gate+Cell Bit Line) crearà simultàniament la línia d'adreça de la columna cel·lular i la porta a la perifèria 3.
L'etapa SNC (Storage Node Contract) continua creant la connexió entre l'àrea activa i el node d'emmagatzematge 4. Posteriorment, l'etapa M0 (Metal0) forma els punts de connexió del perifèric S/D (Storage Node) 5 i els punts de connexió. entre la línia d'adreça de la columna i el node d'emmagatzematge. L'etapa SN (Node d'emmagatzematge) confirma la capacitat de la unitat, i la següent etapa MLM (Multi Layer Metal) crea la font d'alimentació externa i el cablejat intern, i s'ha completat tot el procés d'enginyeria de gravat (Etch).
Atès que els tècnics de gravat (Etch) són els principals responsables del modelatge dels semiconductors, el departament de DRAM es divideix en tres equips: Front Etch (ISO, BG, BLC); Middle Etch (GBL, SNC, M0); End Etch (SN, MLM). Aquests equips també es divideixen segons les posicions de fabricació i les posicions dels equips.
Els càrrecs de fabricació són els responsables de gestionar i millorar els processos de producció d'unitats. Les posicions de fabricació tenen un paper molt important en la millora del rendiment i la qualitat del producte mitjançant el control variable i altres mesures d'optimització de la producció.
Les posicions d'equips s'encarreguen de gestionar i reforçar els equips de producció per evitar problemes que es puguin produir durant el procés de gravat. La responsabilitat principal de les posicions dels equips és garantir el rendiment òptim dels equips.
Tot i que les responsabilitats són clares, tots els equips treballen per un objectiu comú, és a dir, gestionar i millorar els processos de producció i els equips relacionats per millorar la productivitat. Amb aquesta finalitat, cada equip comparteix activament els seus propis assoliments i àrees de millora, i col·labora per millorar el rendiment empresarial.
Com afrontar els reptes de la tecnologia de miniaturització
SK Hynix va començar la producció massiva de productes DRAM LPDDR4 de 8 Gb per al procés de classe 10 nm (1a) el juliol de 2021.
Els patrons de circuits de memòria de semiconductors han entrat a l'era dels 10 nm i, després de les millores, una única DRAM pot acomodar unes 10.000 cèl·lules. Per tant, fins i tot en el procés de gravat, el marge del procés és insuficient.
Si el forat format (forat) 6 és massa petit, pot semblar "sense obrir" i bloquejar la part inferior del xip. A més, si el forat format és massa gran, es pot produir un "pont". Quan la bretxa entre dos forats és insuficient, es produeix un "pont", que provoca problemes d'adhesió mútua en els passos posteriors. A mesura que els semiconductors es perfeccionen cada cop més, el rang de valors de mida del forat s'està reduint gradualment i aquests riscos s'eliminaran gradualment.
Per resoldre els problemes anteriors, els experts en tecnologia de gravat continuen millorant el procés, inclosa la modificació de la recepta del procés i l'algorisme APC7 i la introducció de noves tecnologies de gravat com ADCC8 i LSR9.
A mesura que les necessitats dels clients es fan més diverses, ha sorgit un altre repte: la tendència de la producció de diversos productes. Per satisfer aquestes necessitats del client, les condicions de procés optimitzades per a cada producte s'han d'establir per separat. Aquest és un repte molt especial per als enginyers perquè necessiten que la tecnologia de producció en massa satisfà les necessitats tant de les condicions establertes com de les condicions diversificades.
Amb aquesta finalitat, els enginyers d'Etch van introduir la tecnologia "APC offset"10 per gestionar diversos derivats basats en productes bàsics (Core Products) i van establir i utilitzar el "sistema T-index" per gestionar de manera integral diversos productes. Gràcies a aquests esforços, el sistema s'ha millorat contínuament per satisfer les necessitats de la producció de diversos productes.
Hora de publicació: 16-jul-2024